专利详情

专利名称	基于存储器折叠架构优化的低功耗LDPC译码器
申请号	CN201010132080.8	专利类型	发明专利
公开（公告）号	CN102201817A	公开（授权）日	2011.09.28
申请（专利权）人	中国科学院微电子研究所	发明（设计）人	于增辉;郭琨;黑勇;周玉梅;朱勇旭;李春阳
主分类号	H03M13/11(2006.01)I	IPC主分类号	H03M13/11(2006.01)I
专利有效期	基于存储器折叠架构优化的低功耗LDPC译码器至基于存储器折叠架构优化的低功耗LDPC译码器	法律状态	实质审查的生效
说明书摘要	本发明公开了一种基于存储器折叠架构优化的低功耗LDPC译码器，包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络。本发明提供的基于存储器折叠架构优化的低功耗LDPC译码器，基于部分并行译码结构，并充分利用译码过程中存储器的读写规律，存储器单元的设计采用一种折叠架构方法，成倍降低存储器的读写操作次数，从而可大幅度的降低译码器的功耗。该存储器架构方法，不改变具体的LDPC译码算法，完全不影响误码性能和电路时序，因此可以适用于不同类型和不同标准的LDPC译码器，包含规则和非规则类型的。