超大规模集成电路设计中保持时间快速收敛的方法
- 申请号：CN200510052691.0
- 专利类型：发明专利
- 申请（专利权）人：中国科学院微电子研究所
- 公开(公开)号：CN1828865
- 公开(公开)日：2006.09.06
- 法律状态：授权
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专利详情
| 专利名称 | 超大规模集成电路设计中保持时间快速收敛的方法 | ||
| 申请号 | CN200510052691.0 | 专利类型 | 发明专利 |
| 公开（公告）号 | CN1828865 | 公开（授权）日 | 2006.09.06 |
| 申请（专利权）人 | 中国科学院微电子研究所 | 发明（设计）人 | 蒋见花;刘海南;周玉梅 |
| 主分类号 | H01L21/82(2006.01) | IPC主分类号 | H01L21/82(2006.01);G06F17/50(2006.01) |
| 专利有效期 | 超大规模集成电路设计中保持时间快速收敛的方法 至超大规模集成电路设计中保持时间快速收敛的方法 | 法律状态 | 授权 |
| 说明书摘要 | 本发明涉及超大规模集成电路设计技术领域，特 别是后端设计中使保持时间快速收敛的设计方法。这种快速收 敛的方法减少了后端设计中修复建立时间和hold time violations的迭代次数，大大缩短了设计周期，提高了设计效率。 主要是三个步骤，首先确定易受影响的路径，对这些路径的所 有cell进行fixed属性的设置；第二，在需要进行hold time修 复的路径上插入恰当的延迟单元；第三，进行timing的验证和 后续的布线步骤。 | ||
交易流程
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